IDesignSpecでレジスタ検証

SystemVerilogの世界へようこそ、すべては、SystemC v0.9公開から始まった

Closed Loop Register Verification using IDesignSpec and the Register Abstraction Layerでは、IDesignSpecを使ってレジスタモデルの検証をするというお話。
IDesignSpecにてレジスタ仕様を記述したら、RALフォーマットにて出力し、
そのRALファイルをVMMに変換して、カバレッジベースの検証を！

王道です。まさに。

サンプルのRALFファイルを見てみると、

        cover +a+b+f;
　　や
        cover -a-b-f;

などのカバレッジ関連のコードがちらほら。
また、

　　　　coverpoint {
            bins A = {19}
            bins B = {18:10}
            bins C = {9:5, 2, 1:0}
            bins D = {4:3}
        }
    や
        cross field_1 field_2 {label cross_1};
        cross cross_1 field_2 {label cross_2};
        cross cross_2 cross_1 {label cross_3};

もRALFファイルに記述されています。

これらは、IDesignSpecにレジスタ仕様を入力して、その付加情報として追加した記述のようです。

シミュレーション結果(カバレッジ情報)からivs_simif.tclというツールを使って、
カバレッジ情報を視覚化してくれるようです。

うー、このツールを実行したときに、ある程度のカバレッジ情報って出してくれるのでしょうか？
たとえば、既にGREEN(80%以)になっているとか、RED(70%以下)とか。

どうなんでしょうか？

RALF/VMMではなく、UVMではどうなんでしょうか？ 同じことできるのでしょうか？
知っている人がいましたら、教えてください。

検証、Verification、SystemVerilog、VMM