2011-09-29から1日間の記事一覧
SystemVerilogの世界へようこそ、すべては、SystemC v0.9公開から始まった Closed Loop Register Verification using IDesignSpec and the Register Abstraction Layerでは、IDesignSpecを使ってレジスタモデルの検証をするというお話。 IDesignSpecにてレジ…
Vengineerの妄想(準備期間)
人生は短いけど、長いです。人生を楽しみましょう！
