511のRISC-Vコアとディープラーニング

Vengineerの戯言 : Twitter、Slideshare
SystemVerilogの世界へようこそ、すべては、SystemC v0.9公開から始まった

Celerity: An Open Source RISC-V Tiered Accelerator Fabric

これ面白いですね。

    511 RISC-V cores
    • 5 Linux-capable “Rocket Cores”
    • 496-core mesh tiled array “Manycore”
    • 10-core mesh tiled array “Manycore” (low voltage)
    • 1 Binarized Neural Network Specialized Accelerator

511個のRISC-Vコアを搭載していて、その内、
・5コアは、Linuxが動く Rocketコア
・496コアは、メッシュ・タイル・アレイ
・10コアは、低電圧のメッシュ・タイル・アレイ

そして、RoCCインターフェースに接続された BNN

9か月でテープアウト。。。

5コアの内、4コアは496コアのメッシュ・タイル・アレイと接続。残りの1コアは BNN と接続。

496コアのメッシュ・タイル・アレイ と BNN も接続している。。。

33～34頁によると、BNNは、SystemCで開発し、StratusHLSで RTL に変換しているようですね。

こういうのなんで日本ではできないのでしょうかね。。。不思議です。。。