SiFiveのU54-MC Coreplex

Vengineerの戯言 : Twitter、Slideshare
SystemVerilogの世界へようこそ、すべては、SystemC v0.9公開から始まった

SiFive’s RISC-V Goes Multicore

SiFiveがマルチコア版をアナウンスしましたね。

E51 core0(1コア)と U54 cores(1～4コア)を1つのTileLink Switchで接続し、L2キャッシュを共有。

E51側のコアは、命令キャッシュはありますが、データキャッシュはなくて、SRAMを搭載。
こちらは制御用CPUコアになりますね。

E54側のコアは、User、Supervisor、Machine Privilege modesをサポートするので、Linuxが動くと。

Freedom U500 base platformでは、TileLink Switch経由で各種I/Oに接続するだけでなく、
外部のチップ（FPGAなど）に接続するための ChipLink なるものにも接続できるんですね。

TSMC 28nmプロセスに実装して、30mm2。U54コアは通常は1.5GHz、最大2.6GHzで動くんですね。

いよいよ、RISC-V Linuxマシンが登場しますか。。。

FPGA開発日記：RISC-V 64bit Quadコア SoC "U54-MC Coreplex"

Linux Now Has its First Open Source RISC-V Processor