StarFive JH7100搭載のVisionFive V1


RISC-V搭載のSoCベースのBeagleシリーズであるBeagleVが VisionFIre V1 という名前になってその情報がアップされています。

VisionFire V1

VisionFireV は、StarFive JH7100 SoC をベースにしたボードです。

上記記事からの StarFive JH7100 の仕様です。CPUコアの SiFive U74は、Arm Cortex-A55ぐらいの性能なので、RasPi 3 って感じでしょうか?ただし、RasPi3は4コアでこちらは2コアです。

TensilicaのDSPとNVLDA、そして、Neural Network Engineも搭載しています。メモリはたっぷりの8GBです。これでお値段が149ドルのようです。

  • Dual-core Sifive U74 RISC-V processor @ 1.5 GHz with 2MB L2 cache
  • Vision DSP Tensilica-VP6 for computing vision
  • NVDLA Engine 1 core (configuration 2048 MACs @ 800MHz – 3.5 TOPS) => NNE50 というもので StarFiveの独自開発 (Datasheetより)
  • Neural Network Engine (1024MACs @ 500MHz – 1 TOPS)
  • VPU – H.264/H.265 decoder up to 4Kp60, dual-stream decoding up to 4Kp30
  • JPEG encoder/decoder
  • Audio Processing DSP and sub-system
  • System Memory – 8GB LPDDR4 (32bit x 2 channels)

RISC-V summit 2021 でのスライド

各種ドキュメントは、github にて公開されているようです


StarFive JH7100 には、ChipLink なるインターフェースが出ています。StarFive JH7100のDatasheetのChipLinkの部分の説明です。TileLink が外に出ているようです。

  • An off-chip serialization of the TileLink protocol, used to connect to an optional expansion board.
  • It is implemented as a source-synchronous single-data rate parallel bus.
  • Off-chip cache-coherent bus masters (e.g., in an FPGA)
  • Off-chip memory-mapped slave devices
  • Credit-based flow control to absorb off-chip latency
  • Out-of-order completion to unblock concurrent operations
  • Devices in the FPGA to connect their interrupts to the PLIC via this ChipLink bus.

メモリマップには、496MB + 496MB + 64GB + 64GB のメモリ空間(non-cacheable or cacheable)があるようです。

BeagleV v0.9 の回路図