Chisel v3.0.0

Vengineerの戯言 : Twitter、Slideshare
SystemVerilogの世界へようこそ、すべては、SystemC v0.9公開から始まった

記録のために、残しておきます。

Chisel v3.0.0がリリースされました。

実際のコードは、こちら

引用
  Chisel3 is much more modular than Chisel2, and the compilation pipeline looks like:

    Chisel3 (Scala) to Firrtl (this is your "Chisel RTL").
    Firrtl to Verilog (which then be passed into FPGA or ASIC tools).
    Verilog to C++ for simulation and testing using Verilator.

Welcome to the Chisel 3 wiki!、ここを見ると、いろいろ書いてあるよ。
cook bookもあるよ。APIもね。