Vengineerの戯言

人生は短いけど、長いです。人生を楽しみましょう!

2021-07-19から1日間の記事一覧

UHDM と UHDM-Verilator Integrationのビルド

@Vengineerの戯言 : Twitter SystemVerilogの世界へようこそ、すべては、SystemC v0.9公開から始まった はじめに ASIC や FPGA の開発にも下記のようなオープンソースのソフトウェアを使う動きが活発になってきました。 Yosys Open SYnthesis Suite : 論理合…