Vengineerの妄想(準備期間)

人生は短いけど、長いです。人生を楽しみましょう!

VerilatorとSystemC雑談会を開催しました

はじめに

何となく、先週の土曜日に思いついたので、「VerilatorとSystemC雑談会」を昨日(5/2:火曜)に開催しました。

connpass.com

VerilatorとSystemC で Software Driven Verification

最初の1時間で「VerilatorとSystemC で Software Driven Verification」について、お話しました。

後半の1時間で、VerilatorとSystemC、Software Driven Verificationについて、皆さんと雑談しました。

Verilatorの薄い本「Verilatorの中を調べる」No.3、SystemC編

今回、VerilatorとSystemCについて、お話した内容の詳細については、

vengineer.booth.pm

に書いています。

もっといろいろと知りたいなー、と思ったら、是非、ご利用ください。現在の価格は 600 円です。

おわりに

Software Driven Verificationについては、ASIC を Verilog HDL で開発し始めた30年前からやっています。

今回は、オープンソースのSystemVerilogシミュレータのVerilatorとオープンソースのSystemCを使って、Software Driven Verification。

ここで開発したテストプログラムは、実機評価でも再利用ができます(できるようにします)。

そうすることで、

での生産性が一気に上がります。

是非、みなさんも、Software Driven Verification をやってみてください。

FPGAだから、実機で確認すればいいよ。と、思うかもしれませんが、テストしていないところにはバグがあります。 プロダクトとして世の中に出てしまってからは、簡単には直せません。なので、シミュレータを使った徹底したテストが必要なんです。そのためのツールとして、Software Driven Verification が役立つのです。。