アクセラレータは、L1 D-ccache(32KB)にも接続しているし、L2 Cache(256KB)にも接続している
アブストラクトからの引用 We integrated eight different configurations into an SoC comprised of RISC-V in-order scalar core, split L1 instruction and data caches, and unified L2 cache. In a TSMC 45 nm technology, the accelerator area ranges from 0.05 mm2 to 0.32 mm2, and all configurations could be clocked at frequencies in excess of 900 MHz. The accelerator successfully saturates the SoC’smemory system, achieving the same per-element efficiency (1 cycle-per-element) as Intel MKL runni
イン・オーダーのRISC-Vプロセッサなんだ。
RoCCにいろいろなものがレゴブロックのように付け替えられるともっと面白いんですがな。。。
ちなみに、RoCCとは、
