@Vengineerの戯言 : Twitter
SystemVerilogの世界へようこそ、すべては、SystemC v0.9公開から始まった
昨日は、「RISC-Vコアは、既に、バブル状態?」というブログを書きましたが、これからは RISC-Vコアだけではなく、RISC-Vコアを使ったSoCやFPGAを開発するためのフレームワークに移っていきそう。その点に関しては、MLIRのChris LattnerがGoogle BrainからRISC-VのSiFiveに移って、正に、その部分を開発することになったということ。。
ということで、今日のブログは、これ。ESP というオープンソースのPlatform開発用ツール。
サイトは、こちら。
Architecture
Tile-based architecture: processor, memory and accelerator tiles
NoC-based
Available processors
・32-bit Leon3 (Sparc)
・64-bit Ariane (RISC-V)Accelerators
ESP accelerators
・Cadence Stratus HLS flow
・Xilinx Vivado HLS flow (NEW)
・Chisel flow
Third-Party Accelerators (NEW):
・NVIDIA Deep Learning Accelerator (NVDLA)
アクセラレータは、ESP用とNVIDIAのDLAをサポート。。。ESP用って何?
このプレゼン資料に、ESPについていろいろ書いてありますね。
あ、このフレームワーク、ESPを使うためのものだ。。。。
そして最新の論文:
ESP4ML: Platform-Based Design of Systems-on-Chip for Embedded Machine Learning
ESP4MLは、ESPとHLS4MLを統合したものらしい。
ESPは、SystemC。HLS4MLは、Keras or PyTorch => Vivado HLS。
ESPは、SystemCなのでそれなりのツールが必要。ということで、FPGAで利用できるのはアカデミックくらいかな。SystemC対応のHLSの商用ライセンスはめっちゃ高いので。