RISC-Vコアを利用した開発プラットフォーム：ESP

@Vengineerの戯言 : Twitter
SystemVerilogの世界へようこそ、すべては、SystemC v0.9公開から始まった

昨日は、「RISC-Vコアは、既に、バブル状態？」というブログを書きましたが、これからは RISC-Vコアだけではなく、RISC-Vコアを使ったSoCやFPGAを開発するためのフレームワークに移っていきそう。その点に関しては、MLIRのChris LattnerがGoogle BrainからRISC-VのSiFiveに移って、正に、その部分を開発することになったということ。。

ということで、今日のブログは、これ。ESP というオープンソースのPlatform開発用ツール。

www.cnx-software.com

サイトは、こちら。

www.esp.cs.columbia.edu

Architecture
Tile-based architecture: processor, memory and accelerator tiles
NoC-based
Available processors
　・32-bit Leon3 (Sparc)
　・64-bit Ariane (RISC-V)

Accelerators
ESP accelerators
　・Cadence Stratus HLS flow
　・Xilinx Vivado HLS flow (NEW)
　・Chisel flow
Third-Party Accelerators (NEW):
　・NVIDIA Deep Learning Accelerator (NVDLA)

アクセラレータは、ESP用とNVIDIAのDLAをサポート。。。ESP用って何？

ドキュメントは、こちら。プレゼン資料は、こちら。

このプレゼン資料に、ESPについていろいろ書いてありますね。

あ、このフレームワーク、ESPを使うためのものだ。。。。

ESP4MLは、ESPとHLS4MLを統合したものらしい。

ESPは、SystemC。HLS4MLは、Keras or PyTorch => Vivado HLS。

ESPは、SystemCなのでそれなりのツールが必要。ということで、FPGAで利用できるのはアカデミックくらいかな。SystemC対応のHLSの商用ライセンスはめっちゃ高いので。