6th RISC-V Workshop Proceedingsのプレゼン資料公開

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SystemVerilogの世界へようこそ、すべては、SystemC v0.9公開から始まった

6th RISC-V Workshop Proceedingsのプレゼン資料および講演ビデオが公開されました。

SCR1: open RISC-V compatible MCU core with support

ソースコードは、githubにて公開されています。

引用
　・RV32I|E[MC] ISA
　・Machine privilege mode
　・2 to 4 stage pipeline
　・32-bit AHB-Lite external interface
　・Integrated IRQ controller and advanced debug
　・Optimized for area and power
　・Written in SystemVerilog
　・Features a number of configurable parameters

SystemVerilogで記述されています。

テストベンチでは、メモリモデルを接続していますね。

テスト用のプログラムもありますね。

デモね、検証リストや検証シナリオが無いと、どんだけテストしたのかわかんないよ。

Hybrid-DBT

RISC-V を VLIW に変換して実行するみたい。

こちらに、DATE 2017の資料がありますね。