@Vengineerの戯言 : Twitter
SystemVerilogの世界へようこそ、すべては、SystemC v0.9公開から始まった
LLVMのChris LattnerさんのこのTweetで知った。
SiFive is building a new team applying advanced compiler technology to chip design. This is a great opportunity to work with some of the best compiler and hardware architects in the world! https://t.co/LChSnDLiPR
— Chris Lattner (@clattner_llvm) 2020年7月21日
どうやら、こんな感じ
まだ全然、見ていないんだけど、
— Vengineer＠アマゾンプライムで映画三昧 (@Vengineer) 2020年7月22日
これ。
LLVMのChris Lattnerさんが
SiFiveに移籍して始めたプロジェクト
LLVM => Verilog HDL 生成っぽい https://t.co/DEnq7Faugm
ドキュメントには、いろいろ書いてあって、Tool Flow としては、
-
High-Level Synthesis (HLS)
-
Dataflow-based Multicore Programming
って、ありますね。
HLSはともかく、
Dataflow -based Multicore Programming って、流行っているのでしょうかね？
既に、MLIRの Dialect としては、
- FIRRTL
- Handshake
- LLHD
- RTL
がありますね。
LLHDって、Low Level Hardware Description の略のようです。
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