Vengineerの妄想(準備期間)

人生は短いけど、長いです。人生を楽しみましょう！

2011-04-26から1日間の記事一覧

UVM 1.0 : default_sequence(その2)

UVM #技術職

Verification Engineerの戯言 : Twitter SystemVerilogの世界へようこそ、すべては、SystemC v0.9公開から始まった UVM 1.0では、OVM 2.1.1/UVM 1.0EAとdefault_sequenceの設定方法が変わりました。 src/seq/uvm_sequencer_base.svhのset_phase_sequence関数…