Vengineerの妄想(準備期間)

人生は短いけど、長いです。人生を楽しみましょう!

2011-04-17から1日間の記事一覧

UVM 1.0 : フェーズ(その2)

Verification Engineerの戯言 : Twitter SystemVerilogの世界へようこそ、すべては、SystemC v0.9公開から始まった uvm_componentクラスには、次のような多くのフェーズも追加されました。 task uvm_component::pre_reset_phase(uvm_phase phase); return; e…