Vengineerの妄想(準備期間)

人生は短いけど、長いです。人生を楽しみましょう！

2011-04-25から1日間の記事一覧

UVM 1.0 : default_sequence(その1)

UVM #技術職

Verification Engineerの戯言 : Twitter SystemVerilogの世界へようこそ、すべては、SystemC v0.9公開から始まった UVM 1.0になって、default_sequence関連が変わったようです。 src/seq/uvm_sequencer_base.svhのstart_phase_sequence関数でその処理を行っ…