New Class of Engineerって？

Verification Engineerの戯言 : Twitter
SystemVerilogの世界へようこそ、すべては、SystemC v0.9公開から始まった

ケイデンスのブログ：Is System-Level Design Creating a New Class of Engineer?では、
「システムレベルデザインが、新たな分野のエンジニアを作るだろうか」ということが書いています。

俺様SoCを作るには、

    ・全体のアーキテクチャを決める
　　・ハードウェアとソフトウェアに分割する
　　・ハードウェアを実装する
　　・ソフトウェアを実装する

を全部やらないといけないんですよね。

で、ブログの中の

    The Architect's Workbench is used before hardware/software partitioning. 
    After partitioning, the Silicon Virtual Prototype is used to optimize hardware, 
    while the Software Virtual Prototype is used for early software development. 

にあることは、まさに、そのままですね！

新しい分野のエンジニアというより、いろいろなことができるエンジニアにならないと、
うまくいかないと思うのは、私だけでしょうか？

そういう意味で、「俺様SoC」というには、エンジニアの実力をみるチャンスかもしれません！

検証、Verification、Cadence