Vengineerの妄想(準備期間)

人生は短いけど、長いです。人生を楽しみましょう！

2011-04-16から1日間の記事一覧

UVM 1.0 : フェーズ(その1)

UVM #技術職

Verification Engineerの戯言 : Twitter SystemVerilogの世界へようこそ、すべては、SystemC v0.9公開から始まった UVM 1.0では、各クラスで実装するフェーズに関する関数・タスク名が変更になりました。 build => build_phase connect => connect_phase run…