RALとUVM 1.0

Verification Engineerの戯言 : Twitter
SystemVerilogの世界へようこそ、すべては、SystemC v0.9公開から始まった

UVM 1.0では、Register Packageの標準化を進めています。
3社(Synopsys、Cadence、Mentor)、それぞれRegister Packageを持っています。

今回、Open Technical Presentation on RAL based Register Package Candidate for UVM 1.0というものが、
9/8(水)、8:00 am(Pacific Daylight Time)に開かれます。Web経由でもアクセスが可能なようです。

参加してみてはいかがでしょうか？

検証、Verification、SystemVerilog、UVM、Unified Verification Methodology