Vengineerの妄想(準備期間)

人生は短いけど、長いです。人生を楽しみましょう!

2010-09-07から1日間の記事一覧

RALとUVM 1.0

Verification Engineerの戯言 : Twitter SystemVerilogの世界へようこそ、すべては、SystemC v0.9公開から始まった UVM 1.0では、Register Packageの標準化を進めています。 3社(Synopsys、Cadence、Mentor)、それぞれRegister Packageを持っています。 今回…