UVM 1.0 : Register PackageにRALに！

Verification Engineerの戯言 : Twitter
SystemVerilogの世界へようこそ、すべては、SystemC v0.9公開から始まった

JL Grayさんのツイートによると、
UVM 1.0 の Register PackageにSynopsys/MentorのRALに決まりました。
私は、この決定は非常によかったと思います。

あとは、RAL to UVMへのツール待ちになります。
もしかしたら、すでにあるのかもしれませんが、

RALベースでは、IP-XACT -> RAL -> UVM 1.0 Register Package というフローになります。

RALで書かなくても、IP-XACTにしておけば、UVM 1.0のRegister Packageを生成できますので、
比較的容易に導入できると思いますよ！

検証、Verification、Syste,Verilog、 UVM、Universal Verification Methodology

P.S　(2010.9.24)
メンターのブログにアップされました。
Accellera VIP-TSC Selects RAL for UVM 1.0 Register Package