UVM 1.0て、こんな感じ

Verification Engineerの戯言 : Twitter
SystemVerilogの世界へようこそ、すべては、SystemC v0.9公開から始まった

Register PackageがSynopsys/MentorのRALに決まったが、
UVM 1.0のリリース(12月頃)までにはまだ、ちーと時間がある。
それまで何もわからないままというのは、ちょっと。と思っていたら、
メンターのブログ、UVM Takes Shape in the Accellera VIP-TSCにざっくり、書いてありました。

    Register Package
    Phasing
    TLM 2.0

    Resources
    Command Line Options

最初の3個については何度かこのブログに書きましたが、残りの2個は初めて。
といっても、OVM/VMMでは導入されているものをベースにしたものなので、特に新しいものではありません。

Phasingでは、3つのPhase(Initialization Phases, Execution Phases, Termination Phases)に分類し、
各Phaseは下記のようになるようです。

Initialization Phases

    build
    connect
    end-of-elaboration
    start-of-simulation

Execution Phases

    run
    *pre-reset
    *reset
    *post-reset
    *pre-config
    *config
    *post-config
    *pre-main
    *main
    *shutdown
    *post-shutdown

Termination Phases

    extract
    check
    report
    *final

Initialization PhasesはOVMと変わらず、Termination Phasesは最後にfinalが追加されます。
そして、Execution Phasesは run の後にたくさん(10個)も追加されています。
resetやconfigは、VMMから取り入れたのでしょうかね？

OVMでは、run だけだったので、追加されたPhaseに対して、どうすればいいのかは考えないといけないのかな?

検証、Verification、SystemVerilog、UVM、Unified Verification Methodology