JSNUG2010 : 野々下さんの講演

Verification Engineerの戯言 : Twitter
SystemVerilogの世界へようこそ、すべては、SystemC v0.9公開から始まった

ラスト、ちょっとお疲れ気味。バッテリーもどうにか持ちそう。

検証メソドロジ混在のテクニック by Cybertech

久しぶりに野々下さんのお話。

SpecmaElite/eからやっているので、機能検証はお得意分野ね！
VMM Catalyst Program Partnerになって、3年。

Synopsysは、VMM、UVMの両方をサポートする。
検証IPは、メソドロジに依存してしまう。

VMM 1.2(2009.12リリース) と UVM 1.0(2010.10予定？？？)

異なるメソドロジの検証IPが必要なる場合がある。
特に、大規模なSoCの場合など。買ってきた方が断然やすい。

プレゼン資料、文字が多い、小さい。読むのつらい。

テストシナリオは、トップのメソドロジに合わせる(ルネサスと同じ)

AccelleraのVIP 1.0は推奨しない。あくまでもラッパーなので。

私のコメント : UVM 1.0では、UVM 1.0EA/OVM 2.1.1のphasingにいくつか追加されておりますので注意が必要。

4種類の検証環境でVMM/UVM混在テストを行った。
トップ、マスタ、スレーブの組み合わせ。
各環境でブリッジDUTを検証したい。

混在環境作成時の注意点
・シミュレータは最新版を使うべし。SyStemVerilogの対応状況。
・実行フェーズの違いに注意せよ！
・programブロックの利用制限 =>  VMMではprogram、OVM/UVMはmodule
・コンフィギュレーション方法の違い(VMM 1.1まで)
・ vmm_envのネスト => vmm_group(VMM 1.2)を使う

ということなので、VMMは、1.2を使うべし！

検証、Verification、Synopsys、Virtual Platform

今日は、休暇で、JSNUG2010に参加しました。
今日は、これでおしまいです。