日本シノプシス、UVMを語る

Verification Engineerの戯言 : Twitter
SystemVerilogの世界へようこそ、すべては、SystemC v0.9公開から始まった

日経EDAOnlineの「SynopsysはSystemVerilog検証手法のUVMをサポートするのか」，日本シノプシスに聞くでは、日本シノプシスの黒坂さんがUVMに対して語っています。

VCSは、2010.06にてUVM 1.0EAをサポートし、今後もUVMはサポートする。

いいことですね！

小島さん、3ページ目の

  このレジスタ・アブストラクション・レイヤなどの高度なライブラリも，
  Synopsysは2008年にAccelleraのVIP-STCに寄贈しており，
　将来のUVMに取り込まれると期待される。

ってありますが、
UVM 1.0ではレジスタパッケージにRAL(レジスタ・アブストラクション・レイヤ)の採用決まっています
ただし、Mentorとの共同ですが、

Synopsysは、VeraのRVMを簡単に捨てなかった(まだ、捨てていません)のと同様に、
SystemVerilogのVMMは捨てないと思います。
何しろ、この記事にあるようにユーザーが多くいるのにそんなことしません。
お客様がいるのにそんなことしたら、。。。。。

それよりも、このタイミングで日経EDAOnlineの取材が入ったのはどうしてでしょうか？
その理由の方が知りたいと思ってしまう、私は、天の邪鬼でしょうか？ axxxxxxxxkさん。
JSNUG 2010(ルネサス エレクトロニクスの事例、ブログで取り上げてはいませんが)の宣伝なのでしょうか？

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