Verify2010 ： SystemVerilog+UVM は明日の論理検証をどう変えるか

Verification Engineerの戯言 : Twitter
SystemVerilogの世界へようこそ、すべては、SystemC v0.9公開から始まった

昨日(9/17：金)に、品川カンファレンスセンターで行われたVerify2010に行ってきました。
ただし、都合により、下記の最後の2セッションのみ。

基調講演 2
　　　　「SystemVerilog+UVM は明日の論理検証をどう変えるか」
　　　　　　　　　　　　アクティブテクノロジー株式会社
　　　　　　　　　　　　代表取締役社長 大島　良夫 氏

　　　　「ZeBu のSystemVerilog 最新情報！- VMM/OVM/UVM 対応から最新機能zDPI まで」
　　　　　　　　　　　　日本イヴ株式会社
　　　　　　　　　　　　AE Manager　 松本 光寛

大島さんの講演は、SystemVerilogの歴史、機能を簡潔に説明されていました。
また、UVMでは、その前の、eRM/VMM/UVM/AVM/OVMとの関係も説明されていました。

SystemVerilogやUVMって、何？ という方には非常に内容だと思います。
講演内容は、参加者に配布された資料にありますので、是非見てください。
その資料が無い場合は、各ベンダーに問い合わせてみてください。

また、直接、アクティブテクノロジー株式会社に問い合わせしてみてはいかがでしょうか？

検証、Verification、SystemVerilog、UVM、Unified Verification Methodology