Why The UVM Is Ready For Production Use Today - Part 1、2、3

Verification Engineerの戯言 : SystemVerilogの世界へようこそ、すべては、SystemC v0.9公開から始まった

ケイデンスのTom Andersonさんのブログ、3連発。

Why The UVM Is Ready For Production Use Today - Part 1、2、3

DACのOVM/UVMブースに来た人が訪ねたことのNo.3は、

　　・What does the UVM mean for the future of the OVM and VMM?
　　・Why is the first release of the UVM labelled as "Early Adopter (EA)?
　　・Will there be a UVM e and UVM SystemC?

のようです。

1、2番目の質問に対しては、VMMにあって、OVM/VMMに無いものは、

　　・register package
　　・simulation runtime phases
　　・TLM 2.0

をUVM 1.0(2010.10予定)でサポートすることで、未来はUVMにあるということを訴えているような気がします。

3番目の質問では、CadenceのOVM e/OVM SystemCはどうなるのか？

=> UVMでサポートするとコミットしているようです。

検証、Verification、SystemVerilog、UVM、Unified Verification Methodology