Vengineerの妄想(準備期間)

人生は短いけど、長いです。人生を楽しみましょう!

2009-09-01から1日間の記事一覧

Bluespec SystemVerilog : StmtFSMパッケージ(その3)

Verification Engineerの戯言 リファレンス・ガイドのP.255の例題( Defining and instantiating a state machine )のStmt部分を見ていきましょう。 Stmt driversMonitors = (seq // Clear the fifo dut.clear; // Two secuential blocks running in parallel…