2009-10-29から1日間の記事一覧
Verification Engineerの戯言 : SystemVerilogの世界へようこそ Is "assign_vi" the only way to pass interface to the components from environment??の中で メンターのDaveさんが興味深い例をアップしていた。 上記のOVM Forumのスレッドからの引用 class…
Verification Engineerの戯言 : SystemVerilogの世界へようこそ Is "assign_vi" the only way to pass interface to the components from environment??の中で メンターのDaveさんが興味深い例をアップしていた。 上記のOVM Forumのスレッドからの引用 class…