Vengineerの妄想(準備期間)

人生は短いけど、長いです。人生を楽しみましょう!

2010-01-14から1日間の記事一覧

SystemVerilog: process(その3)

Verification Engineerの戯言 : SystemVerilogの世界へようこそ processは、OVM 2.1の中でも使われています。使われている場所は、 ovm-2.1/src/methodology/sequences/ovm_sequence_base.svhの49行目です。 48: `ifndef INCA 49: protected process m_seque…