PULP と PULPino

@Vengineerの戯言 : Twitter
SystemVerilogの世界へようこそ、すべては、SystemC v0.9公開から始まった

今週は、
来年のDesign Solution Forumの特別セッションで取り上げる予定の

RISC-Vについて、

いろいろと調べたものをアップしたいと思います。

Swiss open-source processor core ready for IoTにある、PLUP。

RISC-V関連で、ここがサイト

PULPino
PULPino is an open-source microcontroller system, based on a small 32-bit RISC-V core developed at ETH Zurich

PLUPinoのコアは、RI5CYと呼ばれていて、4ステージのインオーダー。

(OR1KベースのOR10Nコアを搭載しているPLUPinoもある)

githubには、ModelSimでも動くコードがアップされています。

PULPinoデータシートもあります。
データシートの4頁にブロック図が載っていますが、コアには命令用RAM、BootROM、データ用RAMが接続されていて、内部バスとして、AXI4を使っています。I/OバスはAPBで、GPIO/UART/I2C/SPI/TImer/Event Unitが繋がっています。

8頁のRISC-Vコアのブロック図が載っています。

ビデオ、PULP - 2nd RISC-V Workshop