Xilinx reVision 公開情報から - Vengineerの妄想(準備期間)

Vengineerの戯言 : Twitter
SystemVerilogの世界へようこそ、すべては、SystemC v0.9公開から始まった

Xilinx reVisionはまだリリースされていませんが、公開されている資料を再度じっくり読みました。

背景資料
ザイリンクス、reVISIONによって幅広いビジョンガイド機械学習アプリケーションを市場で拡大

よりも、reVision Overviewの3頁を見ると分かりやすいです。

記録のために、引用します。

引用
　・Full software stack for deploying machine learning applications
　・Hardware optimized libraries supporting Conv, ReLU, Pooling, Dilated conv, Deconv, 
　　FC, Detector & Classifier, SoftMax layers 
　・Caffe inter-operability allows easy porting from Proto-Text files 
    for Network definition and trained weights 
　・Optimized reference models available for a wide range of network topologies, 
    such as AlexNet, GoogLeNet, SqueezeNet, FCN and SSD 
　・Networks can be customized through software running 
    on ARM processor without compiling for FPGA

CaffeのProto Textからモデル構造とパラパータを抽出し、ハードウェアとして実装した
Conv / ReLU / Pooling / Dilated conv / Deconv / FC / Detecotr & Classifier / SofMax
などの各層を切り替えているようですね。

　・Networks can be customized through software running 
　  on ARM processor without compiling for FPGA

の部分にあるように、
FPGAのコンパイルを無しで、ARM上のプログラムにてネットワークをカスタマイズすると。

　・Optimized reference models available for a wide range of network topologies, 
　such as AlexNet, GoogLeNet, SqueezeNet, FCN and SSD

にあるように、複雑なモデルにも対応していますね。
GoogLeNetみたいな複雑なモデルを1つのFPGAに入れるとなるとかなり大きなFPGAじゃないと
入りませんよね。
FPGA内部のARMで制御すると書いてあるので、
Zynq か Zynq UltraScale+ MPSoCがターゲットなわけで、
そんなに大きなFPGA部は無いと思うんですよ。

なので、FPGA部はハードウェアの使い回しおよび切り替えを行っているでしょうね。
そのために ARM が制御しているのだと。。。

「PYNQ祭り」延長戦 : FPGAディープラーニング実践懇親会のお題として取り上げた
DnnWeaverもそんな感じです。論文はこれ
このDnnWeaverは各FPGAのサイズに合わせて中に実装できる回路の個数を決めていますが。

実際にどうなっているから、reVision の正式リリースされてからですが。。

そうそう、reVision が正式リリースされたら、勉強会をしたいと思います。