Verification Engineerの戯言 Verilog HDLでは、ステートマシンのステート名を表現するには、次のようにparameter文を使います。 parameter ST_IDLE = 3'b000, ST_REQ = 3'b001, ST_ACK = 3'b010, ST_READ = 3'b011, ST_WRITE = 3'b100, ST_DONE = 3'b101, S…