Vengineerの妄想(準備期間)

人生は短いけど、長いです。人生を楽しみましょう!

2008-02-14から1日間の記事一覧

Bringing virtual platforms into mainstream design

Verification Engineerの戯言 SCDsourceにJeda Technologies.のEugeneさんのBringing virtual platforms into mainstream designがアップされました。 Virtual Platformは、Verificationにとって結構使えるツールだと思います。

SystemVerilog Gotcha: (when copying) a struct is not a class by another name

Verification Engineerの戯言 Verilab BLOGに、SystemVerilog Gotchaとして、(when copying) a struct is not a class by another nameというのがアップされています。 SystemVerilogのstructとclassについてです。 普通、ここまで使い込むことはないですが…