Vengineerの妄想(準備期間)

人生は短いけど、長いです。人生を楽しみましょう!

2009-08-27から1日間の記事一覧

Bluespec SystemVerilog : レジスタへのリード/ライト

Verification Engineerの戯言 Bluespec SystemVerilogが提供しているRegインターフェースには、2つのmethod(_writeと_read)があります。 interface Reg#(type a); method Action _write (a x); method a _read; endinterface: Reg _writeはActionメソッドで…