Vengineerの妄想(準備期間)

人生は短いけど、長いです。人生を楽しみましょう!

2011-05-18から1日間の記事一覧

UVM 1.0 : examples/simple/sequence/basic_read_write_sequence (その5)

Verification Engineerの戯言 : Twitter SystemVerilogの世界へようこそ、すべては、SystemC v0.9公開から始まった ドライバ、シーケンサ、そしてシーケンスをuvm_envクラスを継承するenvクラスの中で組み立てます。 各インスタンスは、new関数で生成してい…