OVM : VCon2008でのセッション

Verification Engineerの戯言

DVCon2008の2月21日のセッション6は、OVM関連です。

    ・Maximizing Component Reuse in SystemVerilog Using the Open Verification Methodology
    ・Sequences in SystemVerilog
　　・Abstract BFMs Outshine Virtual Interfaces for Advanced SystemVerilog Testbenches

聞いてみたい。

検証、Verification、SystemVerilog、OVM、Open Verification Methodology