Vengineerの妄想(準備期間)

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HLS :カシオ計算機の事例

Verification Engineerの戯言

日経EDAOnlineの小島さんがあまりにも速いペースで記事をアップするので、追いつかない。。。
で、10/23(金)のCatapult User Forumの最後の事例は、カシオ計算機の「高位合成でやっていいこと,悪いこと
――C/C++言語によるLSI設計スタイル・ガイド」で、講演者は松原さんです。

実はこの講演は、CQ出版社
高位合成でやっていいこと,悪いこと ――C/C++言語によるLSI設計スタイル・ガイドと同じです。
CQセミナーでは、他のセッションを聞いたので、聞くことができず、残念だったですが、
なんと運良く、Catapult User Forumで聞くことができました。うれしいーーー。

講演では、Catapultで実装したFPGAによるデモ(サラウンドエンジン)から始まり、導入理由、メインとなった高位合成のためのC言語記述例に続きました。
最後の記述例は、いろいろなパターンに対応したものなので、これからCatapultを使おうとしているして人には非常に有益な情報だと思います。

そう、この記述、MentorのSupportNetに登録してもらえれば、多くのユーザーに利益になると思います。
(メンター関係者の方、是非、お願いします)。

最後に、松原さんとはかなり前から面識がありました。
それは、今は独立してしまいましたが小林優さん(旧HDLab)がまだカシオ計算機にいたときに何度かお会いしています。
小林さんの著書入門Verilog HDL記述の元となる記事をCQ出版のInterfaceに記事が掲載されたころです。
ですから、松原さんの講演を聴いているときは、なんだか、すごーく懐かしくなってしまいました。

検証、Verification、HLS