Vengineerの妄想(準備期間)

人生は短いけど、長いです。人生を楽しみましょう!

HLS : 日立製作所の事例

Verification Engineerの戯言

10/23(金)のCatapult User Forumでは、
DAC2009での事例発表:【DAC 2009】日立製作所がCatapult Cの適用事例を発表,440万ゲートASICの半分を動作合成と同じ内容の事例がありました。
講演者は、DAC2009と同じNatori-Sanでした。
Mentor Blog:46th DAC / Hitachi reports 8 tape-outs with Catapult C
資料は、DAC2009と同じなのですべて英語ですが、発表は日本語で行われました。

2007年に開発したASICにおいて、
    論理回路:790万ゲート
      ランダム・ロジック:440万ゲート
        うち12.5%:FEC部分,44.7%:Enhanced FEC部分

      ロジック全体の57.2%がCatapultによるHDLになります。
でした。

発表の中では、LSI+FPGAで8種に対して、Catapultを適応したようです。

FECという事例では、RTLによる開発の工数を100とすると、HLSでは18になり、5倍の生産性になりました。

HLSを適応すると、Implementationだけでなく、Verificationの工数も短くできるのが特徴です。
もし、入力言語はC/C++ではなく、HDLの動作記述だと、Implementationの工数は削減できますが、
Verificationの工数C/C++程、短くすることはできません。なぜなら、HDLシミュレータを使うからです。

そういう意味からも、C/C++を入力言語にするとは大きなメリットでもあるのです。

検証、Verification、HLS