来たぜ、Verification 3.0

Verification Engineerの戯言 : SystemVerilogの世界へようこそ

Verification 3.0についてこのブログに書いたのは、2007年7月11日。
この1年前(2006年6月)に某所にて講演したときに、
Verification 3.0という言葉は使っていないが同じことを説明した。

そして、今年のDVCon2010は、SystemCとSystemVerilogが中心であった。
そう、Verification 3.0に完全に突入した。

    Verification 1.0 : HDL(Verilog HDL/VHDL)
    Verification 2.0 : HVL(e/Vera)
    Verification 3.0 : HDVL(SystemVerilog) + C/C++ Based(SystemC)

DVCon: All About Higher-Levelでは、High Levelとして取り上げているが、
SystemCとSystemVerilogはTLM 2.0とHLSというもので繋がりつつある。
現状は改善の余地が大いにあるが、すこしづつ良くなるであろう！

それは、Verification 4.0になるのではないか？　その時期は、2012ぐらいではないだろうか！

検証、Verification