Functionl Timed SystemC Modelを作るには

Verification Evangelistの戯言 : Twitter
SystemVerilogの世界へようこそ、すべては、SystemC v0.9公開から始まった

Design & Reuseの記事：Hardware Algorithms to Functional Timed SystemC Modelsでは、
Hardware AlgorithmをSystemCのタイムドモデルにするためにはどうしたらいいかを説明しています。

しかし、この記事の内容を理解するには、相当のSystemCの知識が必要になります。

SystemCの基本的なこと以外に、

SCML、TLM、quantum

などなど。

特に最後の quantum はほとんど知られていません。

検証、Verification、SystemC