SystemVerilog合成本

@Vengineerの戯言 : Twitter
SystemVerilogの世界へようこそ、すべては、SystemC v0.9公開から始まった

先週の金曜日、休暇を取って品川で開催されたTEDセミナの後、
知り合いと食事をしていた時に出た話題。

SystemVerilogの日本語としては、

SystemVerilog設計スタートアップ
SystemVerilogによるLSI設計、SystemVerilog for designの翻訳本、書評
(私は原書を持っています。著者のサイン入りです。)

のたった2冊です。

最近、XilinxやAlteraの合成ツールでは、SystemVerilogがサポートされてきているので、
そこんところを解説する本が必要ではと。Design Compilerでもサポートしているようですし。

書籍として出版しても売れないので、ブログになるのでしょうかね。

メンターにはFPGA Design with SystemVerilogというWebinarがありますね。
hdlabでは、RTL Compilerで学ぶSystemVerilog合成講座というのもありますね。お一人様52,500円

検証、Verification、SystemVerilog