Vengineerの妄想

人生を妄想しています。

UltraFAST Design Methodology


大規模FPGAのタイミング収束をどうやってやるのか?

Xilinxは、UltraFAST Design Methodology(設計手法)という提案していて、
設計手法ガイド(253頁)も公開しいます。

YoutubeのもUltraFAST Design Methodologyという54分32秒のビデオも公開しています。

ビデオを見てみたんですが、昔、ASICのタイミング制約をやった時と基本的には変わっていません。

皆さんも見てみましょう。ためになりますよ。

検証、Verification、FPGA