Vengineerの妄想(準備期間)

人生は短いけど、長いです。人生を楽しみましょう!

2010-07-30から1日間の記事一覧

HLS : アナリストのリポート

Verification Engineerの戯言 : SystemVerilogの世界へようこそ、すべては、SystemC v0.9公開から始まった ESL synthesis: tips for implementing a viable ESL-synthesis flowは、 Gray Smith ConsultingのアナリストNancy Wuさんのレポートです。 取り上げ…

Aldec :bind

Verification Engineerの戯言 : SystemVerilogの世界へようこそ、すべては、SystemC v0.9公開から始まった SystemVerilogでは、デザインに手を加えること無しにモジュール内に他のモジュールのインスタンスを置くことができます。 これを行うのが、bindです…