Vengineerの妄想(準備期間)

人生は短いけど、長いです。人生を楽しみましょう!

2017-07-01から1ヶ月間の記事一覧

SystemVerilogによるテストベンチ実践会(その3)

Vengineerの戯言 : Twitter、Slideshare SystemVerilogの世界へようこそ、すべては、SystemC v0.9公開から始まった SystemVerilogによるテストベンチ実践会(その2)の続き。 Intel(ModelSim ASE)とXilinx(XSIM)限定 4. DPI-Cによるテストプログラム について…

Graphcore

Vengineerの戯言 : Twitter、Slideshare SystemVerilogの世界へようこそ、すべては、SystemC v0.9公開から始まった このブログでも5月9日に取り上げたGraphCore The 3rd Research and Applied AI Summit (RAAIS) Live Streamにて、 ちょっとだけ情報が公開さ…

TensorFlow XLAに動きあり

Vengineerの戯言 : Twitter、Slideshare SystemVerilogの世界へようこそ、すべては、SystemC v0.9公開から始まった TensorFlow r1.0でリリースされたXLA TensorFlow XLAの衝撃 TensorFlow XLAのスライドが大体できましたよ TensorFlow XLAの情報と発表 Tenso…

ARM vs RISC-V

Vengineerの戯言 : Twitter、Slideshare SystemVerilogの世界へようこそ、すべては、SystemC v0.9公開から始まった Design Reuseの記事:ARM vs RISC-V: Beginning of a new era 来たね。ARMがSoftbankに買収されて、ARMの独り勝ち状態から変わるかもと思っ…

AppleのCoreML

Vengineerの戯言 : Twitter、Slideshare SystemVerilogの世界へようこそ、すべては、SystemC v0.9公開から始まった 記録のために残しておきます。 AppleのMachine Learning CoreML AppleのAI技術 CoreMLの正体 機械学習と深層学習。。。 Google => Facebook …