Verification Engineerの戯言
ちょっと古いですが、EDSFair2007にて開催された「システムデザインフォーラム2007」での
SystemVerilogセッションの資料が公開されているのを発見しました。
http://eda.ics.es.osaka-u.ac.jp/jeita/eda/english/users_lib/systemdesignforum2007.html
「SystemVerilog標準化アップデート」によると、来年(2008年)12月にIEEE 1364と1800がマージした
形でIEEE 1800-2008が承認されるようです。IEEE 1800-2008では、SystemCやVHDLなどの言語との
相互接続技術の確立を目指すようです。すばらしい！
その他、テストベンチのチュートリアルと事例(2例)の資料も公開されています。
事例に使った実コードの一部でも公開されるといいのに！でも、業務でやっている限り、無理だろうなー
