Verification Engineerの戯言
Cadenceのユーザーコミュニティサイト(http://www.cdnusers.org/)に
URMベースのGbE VIPを開発したという論文がアップされました。
Developing a Gigabit Ethernet VIP Using the Plan to Closure Methodology Featuring SystemVerilog
http://www.cdnusers.org/Articles/Download/tabid/190/Default.aspx?title=%20Developing%20a%20Gigabit%20Ethernet%20VIP%20Using%20the%20Plan%20to%20Closure%20Methodology%20Featuring%20SystemVerilog
URMの構成要素である
1)、Sequence Driver
2)、BFM(Bus Functional Module、Modelではないようです)
3)、Monitor
をすべてSystemVerilogで開発したようです。
3つとも、Moduleベースのモデルです。Classベースではありません。
ただし、パケットやデータは、package内にclassを使って定義しています。
Sequence DriverとBFM間は、インターフェース(tel_bfm_if)を使って通信します。
BFMは、Sequence Driverからのコマンドを無限ループで監視し、送信されてきたコマンドに対して、
DUTへのアクセスを行うようにしています。
Monitorは、BFMからDUTへのアクセスをモニターし、カバレッジへデータを送ります。
今回のVIPは、ModuleベースのURMのようですが、
ClassベースのURMやVMM(VMMはClassベース)で実装したときの比較ができるとおもしろいと思います。
