Static Transactors and Assertions: An Alternative to VMM

Verification Engineerの戯言

SNUG Europe 2007でAMDから「VMM：Static Transactors and Assertions: An Alternative to VMM」という
発表がありました。

この論文では、VMMを基本的な考えである検証モデルをSystemVerilogのクラス(class)ではなく、
モジュール(module)を使って実装します。

モジュール内では、インターフェース(interface)内の関数(function)を利用するようにしています。
クラスではなく、モジュールを使うことでassertion(assertion property)やcoverage(cover property)を
使うことができます。
ただし、検証モデルとDUT間のrace conditionには注意しなければいけません。
これを解決するための方法としては、clockingを使うというものがあります。

そのclockingについては、またの機会に！

検証、Verification、SystemVerilog、VMM、Verification Methodology Manual