AD-HOC TESTBENCHES

Verification Engineerの戯言

VMM原本のPage.201に「AD-HOC TESTBENCHES」というSectionがあります。

  Recommendation 4-164 -- Command-layer transactors should have an alternative encapsulation in a module.

この方法では、class in moduleでCommand-Layerのトランザクタを実装できる。

でも、classは、module内部のprogramの中に存在しなければいけない。
ということで、ここでもVMMでは、classはprogram内に存在しないといけないは守られている。
これによって、DUTとのRace Conditionは発生しない。
Janickさんは、一貫した実装をしているのはすばらしいと思う。

moduleでトランザクタを実装しているので、トップテストベンチ(top)にこのトランザクタを
インスタンス化できる(classでは、program内になるので、トップテストベンチにはインスタンス化できない)

本日、5000訪問者を達成できました。9月から1ヶ月で1000訪問者をキープできています。
今後ともよろしくお願いします。

検証、Verification、SystemVerilog、VMM、Verification Methodology Manual