OVMとVMMの違い(その1)

Verification Engineerの戯言

OVMとVMMの違いとして、テストベンチ側に何を使うかがあります。

OVMでは、module内にクラスを記述しているのですが、
VMMでは、program内にクラスを記述します。

OVMでは、たぶん、program内にクラスを記述しても大丈夫だと思いますが、
VMMでは、module内にクラスを記述するのは、タブーです。

テストベンチとデザイン(DUT)とのRaceが発生するので、テストベンチ側はprogramに書くべきというのがVMMのポリシーです。この点については、私も正しいと思います。

それに、VMMはRVM(Veraベース)からきているので、テストベンチ側はVeraで記述したものをSystemVerilogでの記述に変えるという点でも、自然だと思います。

OVMもprogram内にテストベンチ側を記述すればいいので、問題はないのですが、
Questaでは、programをサポートしていますが、IUSはどうなのでしょうか？

検証、Verification、SystemVerilog、OVM、Open Verification Methodology