NASCUG Regional Meetingのプレゼンテーション資料(その3)

Verification Engineerの戯言

Evolution of Design From Transistor Level to TLMでは、TLMの利点について4つ挙げています。

    ? SW development delay
       ? SW team can begin SW developing or testing stage 
         much sooner in ESL design methodology.
    ? HW/SW communication
       ? HW parts can communicate with SW parts in this
         common environment.
       ? Makes the SW debug easier.
    ? Design space exploration
       ? Designers can decide on its partitioning (module
         and HW/SW partitioning) in the early stages of the design.
    ? Simulation speed
       ? The number of events decreases.

この4つの中で一番のメリットはナンなんでしょうか?
それは、立場によって変わってくるのだと思います。
でも、S/W屋さんにとってはなるべく実際に使うH/Wと同じでないと、受け入れてくれません。
また、S/W屋さんの使うツールが使えない環境も受け入れてくれません。
この点を間違えるとメリットがでなくなるので注意しなければいけません。
S/W屋さんの時間感覚は常に実機と同じですが、RTLでシミュレーションをしている人たちは数桁も遅い時間感覚ですから。