SCDSourceの記事：Formal verification checks IC power reduction features

Verification Engineerの戯言

SCDSourceにJapserのエンジニアによるFormal verification checks IC power reduction featuresがアップされました。
シミュレーションによる検証ではありませんが、Low Powerは避けられない道。

SVA(SystemVerilog Assertion)によるpower down sequenceの例などは、なるほど！(私、Assertionにあまり興味が無いので。。)

検証、Verification、SystemVerilog

P.S
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